究竟是什么因素在阻碍Chiplet技术实现更广泛的突破性增长？

挑战三：Die-to-Die互连

在确定了系统功能划分和工艺节点之后，芯粒设计者需要解决的下一个关键问题是实现芯粒与芯粒之间(die-to-die)的互连。尽管UCIe已成为此互连领域的事实标准，但要从中选择合适的配置并非易事。设计者必须首先根据芯粒要处理的工作负载，准确理解其带宽需求。

此外，Chiplet设计人员还需在两类互连介质间做出选择：一种是互连距离更长的有机基板，对应“UCIe标准”模式；另一种是凸点间距极小的先进封装技术，对应“UCIe高级”模式。同时，还必须考虑数据速率(范围通常在16Gbps到64Gbps之间)，以及需要的数据通道数量。

挑战四：先进封装的实现

Chiplet将传统的片上系统(SoC)功能拆分到更小、可能是同质或异质的芯粒中，然后将它们集成到同一个系统级封装(SiP)之内。这种系统级封装不仅包含传统的封装基板，还包括能够提供更高布线密度、更多功能和更强集成度的中介层(interposer)，使得整个系统可以在单一的标准或先进封装内实现。

先进封装技术之所以成为半导体生态的焦点，很大程度上是由于2.5D/3D多芯粒设计的兴起。然而，先进封装也给Chiplet设计带来了全新的挑战，包括机械外形尺寸、信号和电源完整性的分析，以及对单个芯粒的热管理分析。

可以说，Chiplet的发展与先进封装技术已密不可分。

当设计者思考如何在多芯粒设计中实现互连时，与那些包含了硅中介层或带硅桥的中介层的2.5D/3D架构相比，使用有机基板通常成本更低，设计周期也更短。

接下来，设计者还必须在“硅中介层”与“RDL中介层”之间做出选择。硅中介层虽然是成熟产品，但尺寸越大，成本就越高，并且由于其材料的脆性，尺寸受到了限制。相反，RDL中介层的主要目标是降低制造成本并提供更大的面积，以集成更多硅片内容，从而构建规模更大的系统。

此外，还有一系列任务需要完成，如凸点(bump)规划和晶圆探针(wafer-probe)布局，以确保芯粒、封装和测试流程三者之间的要求能协调一致。先进封装也带来了与测试规划相关的挑战，例如，为确保最终输出“已知合格芯粒”(KGD)，必须在芯粒设计时就预留好晶圆测试探针的物理访问点。由于并非所有芯粒都可以通过外部引脚访问，设计者可能还需要借助多芯粒测试服务器来解决测试访问问题。

挑战五：系统与IP集成

协同设计涵盖硅片、软件和系统组件，以实现最优的集成效果和整体系统效率。

以安全性为例：在包含同质或异质芯粒的系统中，安全性已成为一个至关重要的考量因素。首先，设计者必须提供身份验证功能，以确保每个芯粒的真实性和可信度。其次，设计者可能需要建立一套可信根系统，用于处理敏感数据，以及在系统之间安全传递密钥，从而实现数据加密等服务。

设计者还需考虑实施安全启动(secure boot)流程，以在硬件和固件层面防范外部篡改。另一个关键的安全考量是保护跨关键接口传输的数据，这些接口包括应用了完整性及数据加密(IDE)技术的PCIe和CXL，以及具备内联内存加密(IME)功能的DDR和LPDDR。

上述Chiplet设计所面临的挑战充分表明，从传统SoC向多芯粒设计的转变，为半导体专业人士开辟了一个充满机遇的全新疆域。